Diese Fehlermeldung wird angezeigt, wenn ein anderer Pin mit 3,0V oder 3,3V I/O-Standards neben der DCLK-Pin-Position in Cyclone® III und Cyclone® IV E-Geräte im QFP-Paket und Cyclone® IV GX-Geräte im QFN-Paket zugewiesen wird.
Dadurch wird die Nähe ausgewählter I/O-Standardein- und -ausgänge zum DCLK-Pin am QFP(Cyclone® III und Cyclone® IV E) und QFN-Paketen (Cyclone® IV GX) eingeschränkt. Wenn ein I/O beispielsweise 3,0 V- oder 3,3V-I/O-Standards verwendet, muss eine Trennfläche zwischen dem I/O und dem DCLK für QFP- und QFN-Pakete getrennt werden. Achten Sie also darauf, dass Sie keine Stiftkontakte mit 3,0 V oder 3,3 V I/O-Standards der DCLK-Pin-Position zuweisen. 2,5 V I/O-Normen dürfen an den DCLK-Stift angrenzen.
Diese I/O-Platzierungsbeschränkung minimiert die Rauschkopplung von benachbarten I/Os mit dem DCLK-Pin. Daher überprüft die Quartus® II Software diese Einschränkung.
Wenn der Problemstift eine sehr niedrige Umschaltrate hat (z. B. Reset-Pin), können Sie eine I/O-MAX TOGGLE RATE-Zuweisung von 0 MHz auf diesen Single-Ended-Pin anwenden, um diese Fehlermeldung zu umgehen.
Es ist nicht empfehlenswert, eine I/O-MAX TOGGLE RATE-Einstellung von 0 MHz auf aktiv schaltenden Pins anzuwenden. Die Pin-Platzierungsregeln in der Quartus® II Software werden erzwungen, um sicherzustellen, dass laute Signale benachbarte Signale nicht beschädigen. Wenn Sie die Einstellung "I/O-MAX TOGGLE RATE" auf den Schaltstiften verwenden, um diese Platzierungsregeln zu umgehen, funktioniert Ihr Design möglicherweise nicht wie vorgesehen.