Kritisches Problem
Beschreibung
Qsys kann keinen funktionalen VHDL-Testbench für eine IP generieren Compiler für PCI Express.
Dieses Problem betrifft alle IP-Compiler für PCI Express-Varianten in Qsys mit einem VHDL-Testbench generiert.
Lösung
Um dieses Problem zu vermeiden, generieren und simulieren Sie Ihr Design mit das Verilog HDL Testbench.
Dieses Problem wird in einer zukünftigen Version des IP-Compilers behoben für PCI-Express.