Artikel-ID: 000079609 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.09.2011

falsche Stratix V-Taktnetzwerke

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Die Quartus II Software modelliert das Timing nicht korrekt Leistung von Taktnetzwerken in Stratix V ES-Geräten, wenn beide Die Kanten des Taktsignals werden verwendet. Auswirkungen auf Stratix V Engineering Beispielgeräte.

Lösung

Die anwendbare Taktfrequenz finden Sie im Datenblatt Stratix V. Grenzwerte in diesem Fall.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Stratix® V FPGAs

1

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.