Artikel-ID: 000079604 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.10.2011

Dies erzwingt nicht, dass alle Pins innerhalb einer Gruppe von I/O-Banken einen einzigen VCCPD-Pin für Stratix V teilen müssen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Obwohl alle Pins innerhalb einer Gruppe von I/O-Banken eine einzelne VCCPD-Pins , die der "Verteiler" nicht erzwingt diese Einschränkung. In Stratix V-Geräten ist ein einziger VCCPD-Pin wird mit einer Gruppe von I/O-Banken geteilt. I/O-Banketiketten mit dem gleichen Anzahl (wie 7A, 7B, 7C und 7D) bilden eine Gruppe, die sich das gleiche teilt VCCPD-Pin , mit Ausnahme von Banks 3A, 3B, 3C und 3D – Banken 3A und 3B bilden eine Gruppe mit einer VCCPD-Pin ; Banken 3C und 3D bilden eine andere Gruppe mit ihrer eigenen VCCPD-Pin . Für Beispiel, eine I/O-Bank, die einen 3,0-V VCCPD-Pin verwendet erzwingt alle anderen I/O-Banken in derselben Gruppe, 3,0-V VCCPD zu verwenden; eine I/O-Bank, die eine 2,5-V V VCCPD-Pin-Kräfte verwendet Alle anderen I/O-Banken in derselben Gruppe verwenden 2,5-V-V-VCCPD. Für Details zu den unterstützten VCCIO-Spannungsstufen verfügbar für VCCPD-Pins , beziehen Sie sich auf die I/O-Standards und Abschnitt "Spannungsstufen " in den I/O-Funktionen im Kapitel Stratix V Geräte des Stratix V Gerätehandbuch.

    Lösung

    Wenn Sie Ausgabe- oder bidirektionale Pins mit 3.3 verwenden V-LVTTL/LVCMOS I/O-Standard , Sie müssen die VCCPD-Beschränkungen durchsetzen manuell mit Standortzuweisungen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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