Artikel-ID: 000079599 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.10.2011

Instanziierung von x-1 PHYmegafunktion mit geringer Latenz mit 10 GB PCS und mehr als sechs Kanälen schlägt bei Stratix V fehl

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn Sie versuchen, eine x-1 LOW LATENCY PHYmegafunction instanziieren die 10 GB PCS und mehr als sechs Kanäle verwendet, schlägt fehl, weil die PLL darf nicht mehr als sechs Kanäle ansteuern. Der Verteiler generiert Meldungen ähnlich wie die folgenden:

Error: Could not place ATX PLL hsl2_rev1:inst24|altera_xcvr_low_latency_phy:h sl2_rev1_inst|alt_pma:alt_pma_inst|alt_pma_sv: alt_pma_sv_inst|altera_xcvr_10g_custom:altera_ xcvr_10g_custom_inst|pll[0].tx_pll~LC_PLL.

Lösung

Instanziieren Sie ein x-1-Design für einen Kanal und wiederholen Sie es dann die Instanziierung, um die Anzahl der Kanäle zu erfüllen, die Sie benötigen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Stratix® V FPGAs

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