Warum kann mein Arria V- oder Cyclone V PCI Express-Kern nicht auf eine x2- oder x1-Konfiguration heruntertrainieren?

Die Arria® V und Cyclone® V Hard IP für PCI Express® IP-Cores können in x1- oder x2-Konfigurationen nicht auf x1 oder x2 heruntertrainiert werden.

Die Problemumgehung besteht darin, den Verilog HDL-Code in altpcie_av_hip_128_bit_atom.v zu korrigieren, der die Anzahl der Lanes bestimmt. Diese Korrektur sollte an der Datei im Installationsverzeichnis von Quartus® II vorgenommen werden\ip\altera\altera_pcie\altera_pcie_av_hip_ast.  Stellen Sie sicher, dass jede Kopie dieser Datei, die sich aufgrund der MegaWisys™- oder Qsys-Tools im Projektverzeichnis befindet, gelöscht und die PCIe-Variante erneut erstellt wird.

Ersetzen Sie diesen falschen Code:

kabelgebundene rxstatus_err;

assign rxstatus_err = (pld8grxstatus0[2] | pld8grxstatus1[2] | pld8grxstatus2[2] | pld8grxstatus3[2] | pld8grxstatus4[2] | pld8grxstatus5[2] | pld8grxstatus6[2] | pld8grxstatus7[2]);

zuweisen rxstatus_err = pld8grxstatus0[2];

Mit dieser korrigierten Version:

kabelgebundene rxstatus_err rxstatus_err_x1, rxstatus_err_x4 rxstatus_err_x8;

assign rxstatus_err_x8 = (pld8grxstatus0[2] | pld8grxstatus1[2] | pld8grxstatus2[2] | pld8grxstatus3[2] | pld8grxstatus4[2] | pld8grxstatus5[2] | pld8grxstatus6[2] | pld8grxstatus7[2]);

assign rxstatus_err_x4 = (pld8grxstatus0[2] | pld8grxstatus1[2] | pld8grxstatus2[2] | pld8grxstatus3[2] );

zuweisen rxstatus_err_x1 = pld8grxstatus0[2] ;

assign rxstatus_err = (lane_act==4\'b1000)?rxstatus_err_x8:(lane_act==4\'b0100)?rxstatus_err_x4:rxstatus_err_x1;

Dieses Problem wird in der zukünftigen Version der Arria V und Cyclone V Hard IP für PCI Express IP Cores behoben.