Artikel-ID: 000079556 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.11.2011

Simulationsfehler mit PLL-Takten außerhalb der Synchronisierung für externe UniPHY-Speicherschnittstellen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
  • Simulation
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Während der Simulation verlieren die PLL-Takte die Synchronisierung.

    Lösung

    Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:

    1. Öffnen Sie im Texteditor die Designdatei und entfernen Sie sie. die folgende Zeile:coverage exclude_file
    2. Aktivieren Sie in der AltPLL MegaWikettd-Schnittstelle Create (Erstellen) Ausgabedateien mit den erweiterten PLL-Parametern und regenerieren das PLL ().

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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