Warum werden meine wrfull- und rdempty-Signale in meiner Dual-Clock First-in First-out (FIFO)-Megafunktion gleichzeitig bestätigt?

Beschreibung Bei Verwendung von aclr im Altera^® Dual-Clock-FIFO-Megafunktion, müssen Sie sicherstellen, dass der herabfallende Rand eines ACLR nie am ansteigenden Rand der Schreib-Taktfrequenz auftritt. Wenn diese Bedingung auftritt, besteht die Möglichkeit, dass einer der Zähler (Lesen oder Schreiben) wechselt, während der andere nicht funktioniert. Dies führt dazu, dass die Lese- und Schreibseite nicht mehr darüber entscheidet, wie viele Worte es in der FIFO gibt. Ein Zähler sieht beispielsweise die aclr länger als der andere, wenn auf der Aclr-Zeile ein Schiefe vorhanden ist.

Sie können aclr einen halben Zyklus verzögern, bevor Sie zur FIFO gehen, indem Sie einen D Flipflop (DFF) hinzufügen, wo der invertierte aclr mit dem vordefinierten Port der DFF verbunden ist und der invertierte Wrclk mit dem DFF-Takt verbunden ist, wobei der D-Port des DFF mit der Erde verbunden ist. Sie können dann die Ausgabe des DFF als Aclr Ihres FIFO verwenden; dies garantiert, dass der herabfallende Rand eines ACLR nie am ansteigenden Rand der Schreib-Taktfrequenz auftritt. Eine Alternative dieser Problemumgehung besteht darin, wrreq niedrig zu haben, während aclr aktiv ist, um zu gewährleisten, dass keiner der Zähler übergehen wird.

Sie müssen sich keine Gedanken über die Leseseite machen, wenn Sie die Unterlaufüberprüfung aktivieren. Das FIFO wird nicht mehr angezeigt, wenn aclr bestätigt wird, was wiederum alle Leseanfragen ignoriert. Dies ähnelt dem Halten von rqaq low.