Artikel-ID: 000079528 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.07.2013

Möglicher Timing-Fehler auf bestimmten Pfaden in Designs, die auf Cyclone V-Geräte abzielen

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Dieses Problem betrifft DDR2-, DDR3- und LPDDR2-Produkte.

Externe Speicherschnittstellen, die auf Cyclone V-Geräte ausgerichtet sind, können Exhibit Timing Failure auf Pfaden von den folgenden Knoten zu den FPGA Kern:

*if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*

Lösung

Die Problemumgehung für dieses Problem lautet:

  • Beschränken Sie die Platzierung von Kernknoten, um den zeitlichen Ablauf zu erreichen Anforderungen.
  • Kompilieren Sie die IP mit mehreren Seeds und zusätzlicher Synthese und optimierungen aktiviert.

Dieses Problem wird in einer zukünftigen Version behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Cyclone® V FPGAs und SoC FPGAs

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