Kritisches Problem
Beschreibung
Dieses Problem betrifft DDR2-, DDR3- und LPDDR2-Produkte.
Externe Speicherschnittstellen, die auf Cyclone V-Geräte ausgerichtet sind, können Exhibit Timing Failure auf Pfaden von den folgenden Knoten zu den FPGA Kern:
*if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*
Lösung
Die Problemumgehung für dieses Problem lautet:
- Beschränken Sie die Platzierung von Kernknoten, um den zeitlichen Ablauf zu erreichen Anforderungen.
- Kompilieren Sie die IP mit mehreren Seeds und zusätzlicher Synthese und optimierungen aktiviert.
Dieses Problem wird in einer zukünftigen Version behoben.