Artikel-ID: 000079501 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.08.2012

Deaktiviert die Deasserierung von pllena (PLL) oder asserting areset (ascii-reset) die VCO in meinen PLL(en) vollständig, wenn ich entweder oder beide dieser Ports in meinem Design verwende?

Umgebung

  • PLL
  • Zurücksetzen
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Nein. Sie können den optionalen pllena- oder areset-Port verwenden, um die PLL-Ausgabezähler zu deaktivieren und damit den/die PLL-Ausgabe-Takt(en) zu deaktivieren. Die Deassertion von Pllena oder die Nichtbehauptung von Areset wird die VCO jedoch nicht deaktivieren. Dadurch wird der VCO einfach auf seinen Wert zurückgesetzt. Das einzige Mal, dass die VCO vollständig deaktiviert wird, ist, wenn sie keine PLL in Ihrem Design instanziiert haben.

    Informationen zum Einsatz und Verbinden von Pllena und Areset in PLL(en) finden Sie im jeweiligen Gerätehandbuch oder im PLL Megafunction Benutzerhandbuch.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® II FPGAs

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