Artikel-ID: 000079491 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.10.2012

Warum befindet sich Signal fixedclk_locked nicht in der Port-Liste?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Im Stratix®  V Hard IP PCIe-Core v12.0 wird das Fixedclk von Serdes Referenz-Takteingang direkt angetrieben, ref_clk, damit das Signal fixedclk_locked Signal aus der Port-Liste entfernt wird.

     

    Lösung

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Stratix® V GX

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