Ja, bei der Einstellung von Arbeitszykluswerten von anderen als 50 % im PLL-Intel FPGA IP kann es zu einem Problem mit der Ausgabe-Taktfrequenz kommen. Dies kann auftreten, wenn die Quartus® II Software Version 13.0sp1 und früher verwendet wird.
Das Problem tritt auf, wenn die Parameter C-Counter Hi Divide und C-Counter Low Divide falsch durch die PLL-Intel FPGA IP berechnet werden. Der Kompilierungsbericht =>s=> Ressourcenabschnitt => PLL-Nutzungsübersicht zeigt die tatsächliche Ausgabe-Taktfrequenz an. Wenn die gemeldete Ausgabetaktfrequenz nicht korrekt ist, ist der Parameter C-Counter Hi Divide oder C-Counter Low Divide nicht korrekt.
Die C-Zähler werden verwendet, um die spannungsgesteuerte Frequenz (VCO) auf die gewünschte Ausgangsfrequenz zu unterteilen. Die Summe der Parameter C-Counter Hi Divide und C-Counter Low Divide ist der resultierende Teilerwert der VCO-Frequenz.
Wenn die VCO beispielsweise mit 840 MHz läuft und der gewünschte Ausgabe-Takt 105 MHz beträgt, ist ein Gesamtteilwert von 8 erforderlich. Für einen Arbeitszyklus von 50 % sollten die hohen und niedrigen Werte gleichmäßig zwischen den Parametern C-Counter Hi Divide und C-Counter Low Divide aufgeteilt werden, wobei der Divide-Wert für jeden Parameter 4 ist. Um andere Arbeitszykluswerte zu erstellen, können Sie die Parameter C-Counter Hi Divide und C-Counter Low Divide nach Bedarf anpassen. Sie müssen sicherstellen, dass die Summe dieser Parameter dem Gesamtteilwert entspricht, um die gewünschte Ausgabe-Taktfrequenz zu erzeugen.
Wenn der Gesamtteilwert ein ungerader Wert ist, müssen Sie den Parameter C-Counter Odd Divide Enable aktivieren aktivieren, wenn ein Arbeitszyklus von 50 % erforderlich ist. Wenn die VCO beispielsweise mit 840 MHz läuft und die gewünschte Ausgabe-Taktfrequenz 120 MHz beträgt, ist ein Gesamtteilwert von 7 erforderlich. In diesem Fall würde der Parameter C-Counter Hi Divide 4 sein, der Parameter C-Counter Low Divide 3 und den Parameter C-Counter Odd Divide Enable auf True setzen. Wenn ein Arbeitszyklus mit anderen als 50 % erforderlich ist, müssen Sie den Parameter C-Counter Hi Divide und C-Counter Low Divide nach Bedarf anpassen. Sie müssen sicherstellen, dass die Summe dieser Parameter dem Gesamtteilwert entspricht, um die gewünschte Ausgabe-Taktfrequenz zu erzeugen.
Um dieses Problem in Ihrem Design zu beheben, öffnen Sie die Datei <PLL-Instanzname>_0002.v und suchen Sie die Parameter C-Counter Hi Divide und C-Counter Low Divide für die betroffenen Ausgabe-Takte. Passen Sie diese Parameter nach Bedarf an, um die korrekte Ausgabetaktfrequenz und den gewünschten Arbeitszyklus zu erstellen.
Wenn die VCO mit 840 MHz läuft und die gewünschte Ausgangstaktfrequenz 105 MHz mit einem Arbeitszyklus von 12,5 % beträgt, sind die folgenden Parameter erforderlich:
- C-Counter Hi Divide = 1
- C-Counter Low Divide = 7
- C-Counter Odd Divide Enable = False
Stellen Sie aufgrund des Problems in der PLL-Intel FPGA IP berechnung die folgenden Parameter für eine 120-MHz-Ausgangs-Taktfrequenz ein:
- C-Counter Hi Divide = 1
- C-Counter Low Divide = 6
- C-Counter Odd Divide Enable = True
Um die Parameter in diesem Beispiel zu beheben, sollte der Parameter C-Counter Low Divide auf 7 gesetzt werden, und der Parameter C-Counter Odd Divide Enable sollte in der Datei <PLL-Instanzname>_0002.v auf False gesetzt werden.