Altera bietet hochgradig konfigurierbare FIFO-Implementierungen. In FIFO-Implementierungen, die über einen separaten Takt für die Dateneingabe (Slave, Sink, Empfänger) und die Datenausgangsschnittstellen (Master, Quelle, Sender) verfügen, müssen die entsprechenden Resets für jede Takt-Domain gleichzeitig bestätigt werden. Dadurch wird sichergestellt, dass die internen Eingabedatenzeiger und Ausgabedatenzeiger nach der Reset-Deassertion ausgerichtet sind.
Die Altera Komponenten, die ein Dual-Clock-FIFO implementieren, sind:
- Avalon-MM Clock Crossing Bridge
- Avalon-ST Dual-Clock-FIFO
- Avalon FIFO-Speicher
Um sowohl die Dateneingabe- als auch die Datenausgangsseiten von Dual-Clock-FIFOs mit zwei Reset-Eingängen zurückzusetzen, sollte jeder Reset-Eingangsport mit der gleichen Reset-Quelle verbunden sein. Die folgende Liste zeigt, welche Reset-Eingangsports für welche Komponenten mit der gleichen Reset-Quelle verbunden werden sollen:
- Verbinden Sie für die Avalon-MM Clock Crossing Bridge diese Eingänge mit der gleichen Reset-Quelle:
- m0_reset
- s0_reset
- Verbinden Sie für Avalon-ST Dual Clock FIFO diese Eingänge mit der gleichen Reset-Quelle:
- in_clk_reset
- out_clk_reset
- Verbinden Sie diese Eingänge für den Avalon FIFO-Speicher mit der gleichen Reset-Quelle:
- reset_in
- reset_out
Diese Informationen werden voraussichtlich in einer zukünftigen Veröffentlichung des Quartus II Handbuchs enthalten sein.