Wenn der PHY-IP-Core für PCI Express mit Cadence NCSim simuliert wird, der auf die Stratix® V-Gerätereihe ausgerichtet ist, kann es sein, dass die PCIe-Verbindung einen Empfänger nicht erkennt, wenn zwischen der 1. und 3. Generation mehrmals gewechselt wird. Im fehlerhaften Fall wird pipe_rxvalid nicht hoch gehen und die Signalerkennung schlägt fehl.
Dieses Problem wird durch ein Problem in den verschlüsselten Simulationsdateien verursacht.
Zur Lösung des Problems. Führen Sie die folgenden Schritte durch:
1. Laden Sie das folgende feste verschlüsselte Simulationsmodell herunter:
2. Ersetzen Sie die Datei durch den gleichen Namen im folgenden Verzeichnis:
\eda\sim_lib\cadence\
Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.