Auf dem Ausgabe-Takt der PLL ist ein Puls zu sehen, selbst wenn das Clock-Enable-Signal die Taktausgabe deaktiviert hat. Der Schaltkreis für die Taktfrequenz ist wie folgt:
Abbildung 1. Schaltkreis für Takt aktivieren
Wenn die PLL vor der Deaktivierung des Takts zurückgesetzt wird, besteht die Möglichkeit, dass der Ausgabe-Takt verläuft. Wenn die PLL zurückgesetzt wird, ist der Ausgabe-Takt vom Zähler deaktiviert. Von der Leiterplatte oben wird der Clkena am negativen Rand des aus den Zählern kommenden Takts registriert. Wenn die PLL gesetzt wird, um das Clkena-Register zurückzusetzen, hält es seinen Wert auf hoch. Die Clkena wird dann niedrig geholt, aber das Register hat immer noch einen Wert von hoch. Wenn die PLL aus dem Reset geholt wird, beginnen die Zähler wieder zu zählen. Da clkena erst am negativen Rand registriert wird, wird ein Signalstrom auf der Taktausgabe angezeigt. Die Wellenform unten zeigt dieses Verhalten.
Abbildung 2. Altera-Hot-Socketing-Testeinrichtung
Um zu verhindern, dass dieser Fehler auftritt, sollte das Clkena-Signal immer niedrig gesetzt werden, bevor die PLL zurückgesetzt wird.