Artikel-ID: 000079429 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.11.2011

Clock mem_cq_n nicht für QDR-Schnittstellen auf Arria V und Cyclone V verwendet

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

In QDR II und QDR II SRAM Controller mit UniPHY-Targeting Arria V- oder Cyclone V-Geräte, wobei die Leselatenz nicht 2 entspricht, die kostenlose Uhr mem_cq_n nicht für die Erfassung verwendet wird, Daher ist die Stiftkontakte nicht verwendet.

In Fällen, in denen die Leselatenz 2 entspricht, mem_cq_n dient als Capture-Takt und mem_cq nicht verwendet wird.

Dieses Problem betrifft die Gezielten QDR II und QDR II SRAM Controller Arria V und Cyclone V-Geräte, bei denen die Leselatenz nicht 2 entspricht.

Lösung

Für dieses Problem gibt es keine Problemumgehung.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Arria® V FPGAs und SoC FPGAs
Cyclone® V FPGAs und SoC FPGAs

1

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.