Kritisches Problem
Die Stratix V Hard IP für PCI Express Benutzerhandbuch und der Transceiver Ip-Core-Kapitel Altera für den Neukonfigurationscontroller Das Benutzerhandbuch für Transceiver PHY IP Core sollte Folgendes enthalten Einschränkung für Designs, einschließlich der Stratix V Hard IP für PCI Express IP-Core, wenn CvP aktiviert ist. Wenn Ihr Design die folgenden Komponenten umfasst:
- Die Stratix V Hard IP für PCI-Express mit CvP Aktiviert
- Alle zusätzlichen Transceiver-PHY, die mit der gleichen Transceiver-Neukonfiguration verbunden sind Controller
dann müssen Sie den PLL-Referenz-Takt verbinden, der einberufen refclk wird
die Stratix V Hard IP für PCI Express IP-Kern zum mgmt_clk_clk Signal
des Transceiver-Rekonfigurationscontrollers und des zusätzlichen
Transceiver-PHY. Darüber hinaus, wenn Ihr Design mehr als
ein Transceiver-Rekonfigurationscontroller auf der gleichen Seite der
FPGA müssen alle das mgmt_clk_clk Signal teilen.
Es ist keine Problemumgehung erforderlich. Diese Einschränkung wird dokumentiert in zukünftigen Versionen der Stratix V Hard IP für PCI Express Benutzerhandbuch und der Transceiver Ip-Core-Kapitel Altera für den Neukonfigurationscontroller Benutzerhandbuch für Transceiver PHY IP Core.