Avalon-MM Master Interface erfasst Daten von Avalon-MM Slave im JESD204B IP-Core One-Taktzyklus früher als erwartet

Wenn Sie das Qsys-Tool der Quartus II Software verwenden, um eine Verbindung herzustellen die Avalon-MM Master-Schnittstelle zur Avalon-MM Slave-Schnittstelle im JESD204B IP-Kern können Sie keine Daten auf der Avalon-MM-Master-Seite während eines Lesevorgangs.

Wenn der waitrequest-Port vorhanden ist, wird das readLatency-Signal angezeigt (Standardwert = 0) hat den Vorrang vor dem readWaitTime-Signal (Standardwert = 1). Für die JESD204B Avalon MM Slave-Schnittstelle, Daten werden nach dem Empfang am Readdata-Port-One-Taktzyklus erfasst den Lesebefehl. Dieses Verhalten führt dazu, dass die Qsys miteinander verbunden sind Erfassen Sie Daten aus dem JESD204B Avalon-MM Slave einen Taktzyklus früher als erwartet.

Dieses Problem betrifft alle Versionen, die den JESD204B unterstützen IP-Kern.

Setzen Sie das ReadLatency-Signal auf 1 für alle JESD204B Avalon-MM Slave-Schnittstellen, indem Sie die folgenden Schritte ausführen:

1. Öffnen Sie die Datei altera_jesd204_tx_hw.tcl. im Verzeichnis /acds/ip/altera/altera_jesd204/src/tx und fügen Sie den folgenden Code in Zeile 89 hinzu:

"set_interface_property jesd204_tx_avs LesenLatency 1"

2. Öffnen Sie die Datei altera_jesd204_rx_hw.tcl im Verzeichnis /acds/ip/altera/altera_jesd204/src/rx und fügen Sie den folgenden Code in Zeile 87 hinzu:

"set_interface_property jesd204_rx_avs LesenLatency 1"