Warum meldet der TimeQuest Timing Analyzer nicht die Einrichtung und hält den Zeitablauf für den Signalphasenschritt für Stratix III- und Stratix IV-Designs mit PLL-Neukonfiguration?

Für Stratix® III- und Stratix IV-Designs, die eine PLL-Neukonfiguration verwenden, meldet der TimeQuest Zeitanalysator keine Setup- oder Haltewerte für das Signal phasestep , da der Zeitpunkt für dieses Signal nicht kritisch ist.

Das Kapitel Stratix III Gerätehandbuch für Taktnetzwerke und PLLs in Stratix III Geräten (PDF) und das Stratix IV Gerätehandbuch Kapitel Taktnetzwerke und PLLs in Stratix IV Geräten (PDF) zeigen an, dass alle PLL-Rekonfigurationssignale synchron scanclksind und dass alle Signale eingerichtet und in Bezug auf scanclkgehalten werden sollten. Allerdings sollte das Signal phasestep für mehrere Zyklen gehalten und erst nach dem Niedrigen des scanclk Signals phasedone wieder eingesetzt werden. Die korrekte Verwendung ist auch in Anwendungshinweis 454 dokumentiert: Implementierung der PLL-Neukonfiguration in Stratix III und Stratix IV Geräte (PDF).phasestep Da das Signal auf diese Weise verwendet wird, ist für phasestepeine Setup- und Hold-Analyse nicht erforderlich.

Die Gerätehandbücher werden voraussichtlich aktualisiert, um die zeitlichen Voraussetzungen für PLL-Rekonfigurationssignale zu klären.