Beschreibung
Wenn das Taktsignal bei der Durchführung einer Schreiboperation (wren=1) zu jeder Zeit nicht die Mindest-Spezifikation für die Pulsbreite (Taktfrequenz und Takttiefzeit) erfüllt, werden in Stratix® IV-Geräten möglicherweise keine neuen Daten korrekt in den Speicherblock geschrieben. Taktsignale, die gegen diese Spezifikation verstoßen, können in den folgenden Modi zu einem unerwarteten Speicherverhalten führen:
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M144K
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True-Dual-Port, Lese-vor-Schreiben
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Einfache Zwei-Port-Lese-vor-Schreib-Schnittstelle
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M9K
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True-Dual-Port, Lese-vor-Schreiben
Der Lese-Vor-Schreib-Modus ist ausgewählt, wenn eine der folgenden Bedingungen erfüllt ist:
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Der gleiche Port-Parameter für Lese-während-Schreiben ist auf "NEW_DATA_WITH_NBE_READ" oder gesetzt
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Der gleiche Port-Parameter für Lese-während-Schreiben ist auf "OLD_DATA" oder gesetzt
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Gemischter Port Read-during-Write-Parameter ist auf "OLD_DATA" gesetzt
Wenn die Integrität des Taktsignals in Ihrer Anwendung nicht garantiert werden kann, können Sie eine der folgenden Optionen ausführen:
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Deaktivieren Sie den Schreibvorgang (wren=0), wenn der Takt instabil ist (z. B. während des Hochfahrens oder der Konfiguration der externen Taktquelle)
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Verwenden Sie die On-Chip-PLL als Eingangs-Taktquelle für den Speicherblock
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Führen Sie einen chipweiten globalen Reset durch, indem Sie DEV_CLRn für mehr als 500 μs behaupten, wenn der Takt stabil wird.
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Verwenden Sie den Modus "Schnelle Schreibzugriffe". Dieser Modus ist ausgewählt, wenn der gleiche Parameter für das Lesen während des Schreibens auf "NEW_DATA_NO_NBE_READ" eingestellt ist und der gemischte Port read-during-write-Parameter auf "DONT_CARE" gesetzt ist.