Artikel-ID: 000079313 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.05.2013

Warum ist das afi_half_clk Signal in meinem UniPHY-basierten Speichercontroller nicht eingeschränkt?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 und neuer fehlen Auf UniPHY-basierte Speichercontroller SDC-Beschränkungen, um die afi_half_clk Takt korrekt einzuschränken, was zu einer falschen Timing-Analyse für die afi_half_clk-Takt-Domäne führt.

     

     

    Lösung

    Wenn das Design das afi_half_clk signal nicht verwendet, müssen keine Änderungen vorgenommen werden.

    Wenn das Design das afi_half_clk signal verwendet, fügen Sie der SDC-Datei der obersten Ebene eine create_generated_clock Zuweisung für afi_half_clock hinzu.

     

    Wenn es keine SDC-Datei der obersten Ebene gibt, erstellen Sie eine Datei und fügen Sie sie zur Projektdateiliste hinzu.

    Dieses Problem wurde in Intel® Quartus® Prime Edition Software Version 13.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 12 Produkte

    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
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    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
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