Artikel-ID: 000079283 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 01.01.2015

Wie kann ich erreichen, dass das HPS SPI Master SS-Signal während des gesamten Transaktionszeitraums niedrig bleibt?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Einige SPI-Slaves erfordern möglicherweise, dass der SPI Master die SS-Linie während des gesamten SPI-Transaktionszeitraums niedrig hält. Der HPS SPI Master kann so konfiguriert werden, dass er mit einer Problemumgehung unten funktioniert.

    Lösung

    Setzen Sie mit Verweis auf die HPS-Adresskarte in http://www.altera.com/literature/hb/cyclone-v/hps.html spim0->ctrlr0->scph [Bit 6] auf 1.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    Cyclone® V SX SoC-FPGA
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