Artikel-ID: 000079271 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.09.2014

SerialLite III Streaming MegaCore-Funktion – Benutzerhandbuch unterlässt zwei Signale

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Das Benutzerhandbuch für die SerialLite III Streaming MegaCore-Funktion v14.0 unterlässt fälschlicherweise die Nennung der folgenden beiden Signale.

    reconfig_to_xcvr

    • Eingabe
    • Breite: Quell-IP-Kern und Duplex-IP-Kern: 140 x N; Sink-IP Kern: 70 x N.
    • Clock-Domain: phy_mgmt_clk
    • Beschreibung: Dynamische Neukonfigurationseingabe für den harten Transceiver in Arria V GX und Stratix V Geräten. N ist die Anzahl der Lanes.

    reconfig_from_xcvr

    • Ausgabe
    • Breite: Quell-IP-Kern und Duplex-IP-Kern: 92 x N; Sink-IP Kern: 46 x N.
    • Clock-Domain: phy_mgmt_clk
    • Beschreibung: Dynamischer Rekonfigurationsausgang für den harten Transceiver in Arria V GX und Stratix V Geräten. N ist die Anzahl der Lanes.
    Lösung

    Dieses Problem hat keine Problemumgehung. Wenn Ihr SerialLite III Streaming Schwankungen der IP-Kerne zielen auf ein Arria V GX-Gerät oder ein Stratix-V-Gerät ab. Sie müssen sicherstellen, dass Sie diese beiden Signale in Ihrem Design verbinden.

    Dieses Problem wurde in Version 14.0 Arria 10 Edition der SerialLite behoben Benutzerhandbuch für die III Streaming MegaCore-Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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