Artikel-ID: 000079260 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 18.01.2016

Wie kann ich feststellen, ob ein autonomer PCIe HIP den L0-Zustand durchläuft, bevor die vollständige Fabric-Konfiguration abgeschlossen ist?

Umgebung

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der autonome PCI® Express Hard IP kann den LTSSM L0 Zustand erreichen, bevor die vollständige FPGA Fabric geladen wurde.

    Beobachten Sie den LTSSM-Status des PCIe-IP-Kerns mit SignalTap™ II mit Power-Up-Trigger. Dieser Hochfahren-Auslöser zeigt den Hard IP LTSSM-Status an, sobald die vollständige Fabric-Konfiguration abgeschlossen ist. Daher müssen alle früheren LTSSM-Status vor Abschluss der Fabric-Konfiguration erreicht worden sein.

    Weitere Einzelheiten zu SignalTap II mit Power-Up-Trigger finden Sie im folgenden Dokument:

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Intel® Arria® 10 GT
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Intel® Arria® 10 GX
    Intel® Arria® 10 GT SoC-FPGA
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX

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