Reservierte Schlüsselwörter im SystemVerilog-Standard können in den Verilog HDL-Simulationsbibliotheksdateien von Altera als Kennungen wie Modulnamen oder Drahtnamen verwendet werden. Ein Beispiel für ein solches Wort ist "global", was ein reserviertes Schlüsselwort im IEEE-Standard 1800-2009 SystemVerilog ist und in altera_primitives.v Bibliotheksdatei als Modulname verwendet wird. Das Kompilieren solcher Verilog HDL-Bibliotheksdateien in Simulatoren von Drittanbietern mit einer SystemVerilog-Option kann zu Kompilierungsfehlern führen.
Altera empfiehlt, alle Bibliotheksdateien mit der Erweiterung ".v" zu kompilieren, ohne eine SystemVerilog-Option zu verwenden, und auch alle Bibliotheksdateien mit der Erweiterung ".sv" mit der Option SystemVerilog zu kompilieren. In der Simulator-Dokumentation von Drittanbietern finden Sie Informationen zum Kompilieren von HDL-Dateien mit und ohne SystemVerilog-Option.
Eine alternative Lösung besteht darin, den EDA Simulation Library Compiler von Altera zu verwenden, um alle Altera Bibliotheken für alle unterstützten Simulatoren von Drittanbietern zu kompilieren. Weitere Einzelheiten finden Sie im Quartus II Handbuch, Teil 3, Abschnitt I, Kapitel 1: Simulating Altera Designs, EDA Simulation Library Compiler (PDF).