Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 und neuer wird dieser Fehler möglicherweise bei Arria® V-Geräten angezeigt, wenn sie den ALTLVDS_TX Intel® FPGA IP im externen PLL-Modus verwenden.
Fehler: SERDES DPA Block knoten 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1' ist nicht korrekt am "TXFCLK"-Port angeschlossen. Sie muss mit einem der unten aufgeführten gültigen Ports verbunden sein. Info: Kann mit dem LVDSCLK-Port von arriav_pll_lvds_output ARRIAV_PLL_LVDS_OUTPUT VERBUNDEN werdenWYGInfo: Kann an den OUTCLK-Port von generic_pll GENERIC_PLL GENERIC_PLL ARRIAV_PLL_LVDS_OUTPUT ARRIAV_PLL_LVDS_OUTPUT ARRIAV_PLL_LVDS_OUTPUT GENERIC_PLL GENERIC_PLL ARRIAV_PLL_LVDS_OUTPUT ARRIAV_PLL_LVDS_OUTPUT ARRIAV_PLL_LVDS_OUTPUT ARRIAV_PLL_LVDS_OUTPUT/7,755500000000000-PORT angeschlossen werden
Um dieses Problem zu umgehen, muss ein LVDS-Puffer zwischen der externen PLL- und altLVDS-Instanz auf der tx_inclock und den tx_enable Ports eingefügt werden.
Lesen Sie eine entsprechende Lösung im Abschnitt zugehöriger Artikel, um zu erfahren, wie Sie einen mittleren LVDS-Puffer zwischen der externen PLL- und AltLVDS-Intel FPGA IP hinzufügen können.