Artikel-ID: 000079214 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.11.2011

Stratix V QDR II und QDR II SRAM-Controller mit UniPHY- und RLDRAM II-Controller mit UniPHY-Speicherschnittstellen können Schreib-Timing-Fehler aufweisen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Intel® Nios® II Prozessor
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Speicherschnittstellen, die auf Stratix V-Geräte ausgerichtet sind, können aufweisen Schreib-Setup oder Schreib-Hold-Timing-Fehler.

    Lösung

    Eine Problemumgehung für Schnittstellen, die mit 400 MHz oder langsamer ausgeführt werden, ist um den leistungsstarken Nios II-basierten Sequencer zu ermöglichen, anstatt den RTL-basierten Sequenzer.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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