Artikel-ID: 000079210 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.02.2013

TimeQuest kann timing failure (Zeitfehler) für die harte Speicherschnittstelle auf einem HPS-Subsystem für Cyclone V SoC-Geräte fälschlicherweise melden

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Dieses Problem betrifft DDR2-, DDR3- und LPDDR2-Produkte.

    Für die harte Speicherschnittstelle mit dem ARM-Prozessor auf Cyclone V SoC Geräte, DDR in TimeQuest melden können fehlerhafte Timing-Ausfälle melden. Solche Berichte über Timing-Fehler in postamble Timing-Analyse oder DQS vs. CK-Timing-Analyse kann ignoriert werden.

    Dieses Problem gilt nicht für harte oder softe Speicherschnittstellen. im FPGA.

    Lösung

    Die Problemumgehung für dieses Problem besteht darin, den gemeldeten Zeitlichen Ablauf zu ignorieren. Fehler.

    Dieses Problem wird in einer zukünftigen Version behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® V FPGAs und SoC FPGAs

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