Artikel-ID: 000079176 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.11.2015

Hardware-Designbeispiel für LL 40-100 GbE IP-Core erfordert eine neue SDC-Datei

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Das Ll 40-100GbE IP-Core Hardware-Designbeispiel schlägt das Timing fehl. Das Problem ist: verursacht durch Nichteinstimmung des Clock-Namens mit der SDC-Datei.

    Lösung

    Um sicherzustellen, dass das Hardware-Design-Beispiel korrekt ausgeführt werden kann, müssen Sie die Inhalt der SDC-Datei unter /hardware_test_design/common/common_timing_a10.sdc mit dem folgenden Text:

    derive_pll_clocks -create_base_clock derive_clock_uncertainty set_false_path -from [get_keepers {cpu_resetn}] set RX_CORE_CLK [get_clocks *|phy*|*rxp|*rx_pll*rx_core_clk*] set TX_CORE_CLK [get_clocks *|phy*|*txp|*tx_pll*tx_core_clk] set clk100 [get_clocks *|iopll*|clk100] set_clock_groups -asynchronous -group -group -group

    Dieses Problem wird in einer zukünftigen Version der niedrigen Latenz von 40 und 100 Gbit/s behoben. Ethernet-MAC- und PHY-IP-Kern.

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