Nach der Durchführung von Mainboard-Level-Simulationen und der Verbesserung der Signalintegrität sollten Benutzer möglicherweise erwägen, diese Werte zu ändern.
Unten aufgeführt sind die Wichtigsten Regeln für kalibrierte ÜLG:
1) Stellen Sie sicher, dass die kalibrierten Beendigungs-Widerstandswerte für den zu verwendenden Signal-I/O-Standard und den zu verwendenden GEHENQ-Widerstandswert unterstützt werden.
Weitere Einzelheiten finden Sie im OCT-Abschnitt des I/O-Kapitels des Gerätehandbuchs.
2) 6 Pins in einem I/O-Block müssen alle die gleichen kalibrierten Beendigungs-Widerstandswerte haben wie in dieser Lösung beschrieben:
Wie wirken sich DQ-Gruppierungs-Pin-Zuweisungen auf die On-Chip-Beendigung (OCT) Blocknutzung aus
in Stratix V-Geräten?
3) Ein einzelner OCT-Kalibrierungsblock (Termination Control Block) kann I/O-Pins mit kalibrierten Beendigungsanforderungen von einer Reihe und einem parallelen Widerstandswert unterstützen.
Diese Reihe und parallel kalibrierte Beendigungsbeständigkeit können verschiedene Werte sein.
So wird beispielsweise mit einem RENZQ-Pin mit einem 24000-M²-Widerstand und einer DDR3L-Schnittstelle mit SSTL-135 I/O eine kalibrierte Beendigung von 34 Knoten in der Reihe und eine parallel kalibrierte Beendigung von 40 Knoten unterstützt.
Nachdem Sie alle Änderungen an den uniPHY IP kalibrierten OCT-Widerstandswerten der Eingabe- und Ausgabe-Beendigungszuweisungen vorgenommen haben, überprüfen Sie, ob das Projekt erfolgreich passt und schließt das Timing. Überprüfen Sie, ob mit dem ÜLG verknüpfte Warnungen oder kritische Warnungen vorhanden sind.