Bei der Simulierung der Altera® Hard IP für PCI Express® als Endgeräte mit BFMs von Drittanbietern kann für die Zeit zwischen dem Senden von EIOS und dem Eingeben von Electrical Idle ein Simulationsfehler gemeldet werden.
Ein Beispiel für den denkali BFM-Fehler in diesem Fall wird unten dargestellt:
*Denkali* Fehler: @42853200 ps:: Erkannt[cfg_0_0] (TX) [] PL_TTX_IDLE_SET_TO_IDLE [PCISIG]. [port_0]. TX: Sender überschritten TTX-IDLE-SET-TO-IDLE (20 Gen1-UI).
Dieses Problem betrifft nur simulation und hat keine Auswirkungen auf die Hardware.
Die Ursache ist auf transziever Simulationsmodell-analoge PMA-Timing-Ungenauigkeiten zurückzuführen.
Ändern Sie die Datei altera_xcvr_fpll_a10.sv, um einen Zeitskalierenwert wie unten angezeigt hinzuzufügen:
ifdef ALTERA_RESERVED_QIS_ES
.pipe12_elec_idle_delay_val(3\'b100),
Endif
3. Speichern und erneute Kompilierung Ihrer Simulation