Wie geht man mit dem Schnittstellen-Timing von E SCHALTEN RGMII auf HPS-Teil des SoC-Geräts um?

Beschreibung In Cyclone® V- oder Arria® V SoC-FPGA wird der RGMII-Übertragungszeitparameter Td (TX_CLK zu TXD/TX_CTL Ausgabedatenverzögerung) mit -0,85 bis 0,15 ns angegeben, was die Spezifikationen des Branchenstandards übersteigt. In der Spezifikation für die medienunabhängige Gigabit-Schnittstelle (Version 2.0) wird TskewT (Daten-zu-Takt-Ausgabe-Skew) mit der gleichen Definition für Td mit -500ps bis 500ps definiert. Diese Timing-Verletzung führt zu Einem Verbindungsproblem zwischen der HPS EFIGUR RGMII-Schnittstelle und der PHY eines Anbieters.
 

Lösung Wir empfehlen, die PHY mit der Fähigkeit zu wählen, das Eingabe-Timing anzupassen. Wenn Sie beispielsweise die serielle RTL8212-PHY von Realtek wählen, bietet sie TXDLY/ RXDLY-Pins, um die Eingangs-/Ausgabe-Taktverzögerung anzupassen; Durch Auswahl der seriellen KSZ9021-PHY von Micrel bietet es RGMII Pad Skew-Register, um die Signale\' im Schritt von 0,12 nm anzupassen. Beides bedeutet, dass Signalen zusätzliche Verzögerungen hinzugefügt werden, um den Ausgabeverzug zu vergüten, was den Timing-Fehler auf dem Kunden-Mainboard beseitigen kann.
 
Bei der Auswahl dieser PHYs ohne die Möglichkeit, das Timing anzupassen, sollte auf die RGMII-Schnittstelle zusätzliche Klebelogik angewendet werden, um die externen HPS E STANDBY RGMII-Signale an FPGA Seite zu leiten oder HPS ECONTROLLER GMII intern an FPGA zu überbrücken.