Kritisches Problem
Beschreibung
Qsys unterstützt keine älteren SOPC Builder PLL-Komponenten, außer jenen mit einer Eingangsfrequenz von 50 MHz. Generieren eines Designs die eine ältere PLL mit einer Eingangsfrequenz umfasst, die nicht auf 50 eingestellt ist MHz schlägt fehl, mit einem ähnlichen Fehler wie dem folgenden:
Error: altera_avalon_pll_khh3cm2h: CLock yyclock_inclk0
of frequency 50.000 MHz driving the PLL module conflicts with the
PLL inclock of frequency 125.000 MHz.
Lösung
Wenn Sie eine PLL mit einer Eingangsfrequenz andere konfigurieren möchten als 50 MHz, ersetzen Sie die SOPC Builder PLL durch eine Avalon ALTPLL.