Artikel-ID: 000079099 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.02.2015

Fehler (16270): Die folgenden 2 nicht zusammenführungsfähigen IOPLLs führen den clkctrl-Block voran

Umgebung

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Diese Fehlermeldung kann in der Quartus® II Software angezeigt werden, wenn Sie die Ausgänge von zwei IOPLLs in einen Clock-Control-Block (AltCLKCTRL) in Arria® 10 Geräten einspeist.

    In Arria 10 Geräten enthalten die I/O-Kacheln nur jeweils 1 PLL.  Ein Taktsteuerungsblock kann nur aus lokalen Taktquellen ausgewählt werden. Wenn Quartus II die IOPLLs also nicht an einer einzigen Stelle zusammenführen kann, wird dieser Fehler ausgegeben.

    Lösung

    Wenn Sie die Ausgänge von mehr als einer PLL in einen Taktsteuerungsblock füttern müssen, sollten Sie fPLLs verwenden, da es zwei fPLLs in einer HSSI-Kachel gibt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 GT FPGA

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.