Artikel-ID: 000079090 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.08.2012

Warum sehe ich eine große Routing-Kabelverzögerung, die zu meinen Eingabe- und Ausgabepfaden hinzugefügt wird, was zu Timing-Verletzungen führt?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aufgrund eines Problems in den Quartus II Softwareversionen 12.0 und 12.0 SP1 kann die PLL-Kompensation im Quartus® II Software-Version 12.0 und 12.0 SP1 falsch modelliert werden. Dies kann zu einer großen Routing-Kabelverzögerung führen, die Pfaden hinzugefügt wird, die Clock-Domains wie Eingabe- und Ausgabepfade kreuzen. Dieses Problem betrifft Designs, die auf geräte mit Stratix® V, Arria® V und Cyclone® V ausgerichtet sind.
    Lösung

    Dieses Problem wurde in der Quartus II Softwareversion 12.0 SP2 behoben. Um dieses Problem zu beheben, aktualisieren Sie auf Quartus II Softwareversion 12.0 SP2.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 14 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA

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