Wenn Sie ein Qsys-System generieren, das die Serial RapidIO® IP enthält, generiert Qsys ein (.tcl) Skript und eine Synopsys Design Constraint(.sdc)-Datei für Ihre IP.
Die .sdc-Datei funktioniert nicht korrekt, wenn in Ihrem Qsys-System mehrere Instanzen der Serial RapidIO IP vorhanden sind. Das Problem besteht darin, dass die create_generated_clock-Anweisungen mehr als eine Uhr entsprechen und ausfallen. Sie werden diese im Bericht über ignorierte Beschränkungen im TimeQuest™ Timing Analyzer sehen.
Um dieses Problem zu umgehen, erstellen Sie eine Kopie der create_generated_clock-Anweisungen für jede Instanz der Serial RapidIO IP und ändern Sie dann die Namen der Taktfrequenzen so, dass sie einzigartig sind, und ändern Sie die Quellen- und Zielfilter, sodass sie den Instanznamen enthalten.
Ändern Sie dies zum Beispiel:create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3 -source [get_nets *rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
zu diesem Thema:create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3_myinst -source [get_nets *my_inst*rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *my_inst*rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus® II Software behoben.