Kritisches Problem
Der 10GBASE-R-PHY-IP-Core hat eine Haltezeitverletzung in der Arria V Ethernet MAC Beispieldesign. Diese Timing-Verletzung tritt auf für das schnelle Modell.
Die Problemumgehung besteht darin, die folgende Synopsys Design Constraint hinzuzufügen (SDC) zu Ihrem Design:
wenn { $::TimeQuestInfo(nameofstackutable) == "quartus_fit"} {set_min_delay -to {altera_eth_10g_mac_base_r_av:SUT|altera_eth_10g_mac_base_r_av_eth_10g_design_example_0:eth_10g_design_example_0|altera_xcvr_10gbaser:altera_10gbaser|av_xcvr_10gbaser_nr:av_xcvr_10gbaser_nr_inst|av_xcvr_10gbaser_native:ch[0].av_xcvr_10gbaser_native_inst|alt_10gbaser_pcs: av_10gbaser_soft_pcs_inst|altera_10gbaser_phy_pcs_10g_top:pcs_10g_top_0|altera_10gbaser_phy_pcs_10g:pcs_10g_0|altera_10gbaser_phy_tx_top:tx_top|altera_10gbaser_phy_clockcomp:tx_altera_10gbaser_phy_clockcomp|altera_10gbaser_phy_async_fifo_fpga:altera_10gbaser_phy_async_fifo_fpga|dcfifo:dcfifo_componenet*fifo_ram*} 1,0 set_min_delay (von {altera_eth_10g_mac_base_r_av:SUT|altera_eth_10g_mac_base_r_av_eth_10g_design_example_0:eth_10g_design_example_0|altera_xcvr_10gbaser:altera_10gbaser|av_xcvr_10gbaser_nr:av_xcvr_10gbaser_nr_inst|av_xcvr_10gbaser_native:ch[0].av_xcvr_10gbaser_native_inst|alt_10gbaser_pcs: av_10gbaser_soft_pcs_inst|altera_10gbaser_phy_pcs_10g_top:pcs_10g_top_0|altera_10gbaser_phy_pcs_10g:pcs_10g_0|altera_10gbaser_phy_tx_top:tx_top|altera_10gbaser_phy_clockcomp:tx_altera_10gbaser_phy_clockcomp|altera_10gbaser_phy_async_fifo_fpga:altera_10gbaser_phy_async_fifo_fpga|dcfifo:dcfifo_componenet*fifo_ram*} 1.0 }
Sie können diese Problemumgehung auch für die 10GBASE-R PHY IP verwenden Kern, indem Sie den folgenden Text aus dem Pfad der DEZA entfernen, "altera_eth_10g_mac_base_r_av".