Die Hard IP für PCI Express® mit Avalon®-MM-Schnittstellen-Benutzerhandbüchern impliziert fälschlicherweise, dass die TxsByteEnable_i Signale nur als "Write Byte enables" verwendet werden. Diese Signale werden tatsächlich sowohl für Lese- als auch für Schreibanfragen verwendet.
Die Beschreibung in der Tabelle sollte "Lese- und Schreib-Byte aktiviert" lauten. Beachten Sie auch, dass es Einschränkungen für Read Byte Enables gibt, wie im letzten Absatz des Abschnitts "Avalon-MM-to-PCI Express Upstream Read Requests" beschrieben. Dieser Absatz sollte beginnen:
Für Avalon-MM-Leseanfragen mit einer Burst-Anzahl von mehr als einem müssen alle aktivierten Byte-Komponenten bestätigt werden. Es gibt keine Einschränkungen für Byte-Aktivierungen für Avalon-MM-Leseanfragen mit einer Burst-Anzahl von einem, andere als die Einschränkungen für kontinguous enables, die in der Avalon-MM TX Slave Interface Signals Table angezeigt werden.
Dieses Detail wird in einer zukünftigen Version der Benutzerhandbücher enthalten sein.