Beschreibung
Dieser Fehler tritt im Quartus auf.®II Software Version 3.0, wenn Sie eine illegale Zuweisung zu einem Signal vorgenommen haben, das kein reg-Datentyp ist. In der Sprache Verilog können bestimmte Signalzuweisungen nur zur Übertragung von Datensignalen und nicht von Drahtdatensignalen vorgenommen werden. Quartus II Softwareversionen unter 3.0 haben diese Wire/Reg-Überprüfung nicht erzwungen, obwohl es die korrekte Durchsetzung der Verilog-Sprache ist. Daher können Fehler in Version 3.0 bei Designs auftreten, die in Version 2.2 oder niedriger weitergegeben wurden.
Um diesen Fehler zu beseitigen, fügen Sie eine Registerdeklaration für dieses Signal hinzu, um den Verilog HDL-Standard zu erfüllen.