Artikel-ID: 000078919 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.08.2015

Ist es möglich, dass sich bei Verwendung der 40- und 100-Gbit/s Ethernet MAC und PHY mit niedriger Latenz sowohl der Start des Pakets als auch das Ende der Paketsignale im gleichen Taktzyklus behaupten?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Ja, wenn fragmentierte oder kurze Frames empfangen werden, können die 40- und 100-Gbit/s Ethernet MAC- und PHY-Intel® FPGA IP mit niedriger Latenz sowohl die Signale des Paketstarts (l<n>_rx_startofpacket/dout_sop) als auch das Ende der Paketsignale (l<n>_rx_endofpacket/dout_eop) im gleichen Taktzyklus behaupten.

Lösung

N/A

Zugehörige Produkte

Dieser Artikel bezieht sich auf 6 Produkte

เอฟพีจีเอ Intel® Arria® 10 GT
เอฟพีจีเอ Intel® Arria® 10 GX
Intel® Arria® 10 GT SoC-FPGA
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Stratix® V GX

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.