Artikel-ID: 000078911 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 20.11.2013

Wie vermeide ich Einschränkungen bei der Platzierung von Differentialpads, wenn mein Design Single-Ended-Pins mit einer sehr niedrigen Umschaltrate aufwertet?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Bei einem Single-Ended-Pin, der zu nahe an einem Differentialstift liegt, führt die Quartus® II Softwareversion 3.0 und höher zu diesem Fehler:

Fehler: Non-differential I/O pin [pin name] in pin location [pin location] and pad [pad location] too close to differential I/O pin [pin name] in pin location [pin location] and pad [pad location] ...

Cause = Sie haben den angegebenen I/O-Pin mit einer nicht differenzierten Zuweisung zur angegebenen Pin-Position im Gerät zugewiesen, die sich zu nahe an einem differentialen Stift an der angegebenen Stelle befindet.

Handlung = Weisen Sie den I/O-Pin an einem anderen Ort zu.

Wenn der Problemstift eine sehr niedrige Umschaltrate hat (z. B. Reset-Pin), können Sie eine Maximale I/O-Umschaltrate Zuweisung von 0 MHz auf diesen Single-Ended-Pin, um diese Fehlermeldung zu umgehen. Weitere Informationen zu dieser Logikoption finden Sie in der Quartus II Hilfedatei.

Es ist nicht empfehlenswert, eine Toggle-Rate-Logik-Option von 0 MHz auf alle aktiv schaltenden Pins anzuwenden. Die Pin-Platzierungsregeln in der Quartus II Software werden erzwungen, um sicherzustellen, dass laute Signale benachbarte Signale nicht beschädigen. Wenn Sie die Option für die Umschaltrate-Logik bei dem Wechseln von Pins verwenden, um diese Platzierungsregeln zu umgehen, funktioniert Ihr Design möglicherweise nicht wie vorgesehen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 10 Produkte

Cyclone® III FPGAs
เอฟพีจีเอ Cyclone® IV E
เอฟพีจีเอ Cyclone® II
Stratix® FPGAs
เอฟพีจีเอ Cyclone® IV GX
เอฟพีจีเอ Arria® GX
HardCopy™ III ASIC-Geräte
เอฟพีจีเอ Stratix® II GX
Stratix® II FPGAs
เอฟพีจีเอ Cyclone® III LS

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