Artikel-ID: 000078899 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.03.2016

Warum sehe ich einen Fehler, wenn ich auf meine FPGA IP auf meinem Arria 10 SoC-Design zuzugreifen?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Im Arria® 10 U-Boot Bootloader in SoC EDS Version 15.1.2 und älter gibt es ein NOC-Timeout, das fälschlicherweise von der reset_assert_all_bridges Funktion aktiviert bleibt. Dieses Timeout kann erreicht werden, wenn IP im FPGA langsam reagiert, was zu einem Zugriffsfehler führt.

Lösung

Dieses Problem wird voraussichtlich in der nächsten Version von SOC EDS behoben. Es gibt einen Patch, um dieses Problem mit früheren Versionen hier zu beheben: https://github.com/altera-opensource/u-boot-socfpga

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Arria® 10 GT SoC-FPGA

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