Artikel-ID: 000078852 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 11.12.2018

Kritische Warnung: Taktübertragungen können in der Phase des Taktgebers auftreten

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Speicherschnittstellen mit UniPHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieses Problem betrifft DDR2-, DDR3- und QDR II-Produkte.

    Für Soft-Interfaces mit halber Rate auf Arria V und Cyclone V Geräten, die folgende Warnung kann während der Entwicklungsphase angezeigt werden:

    Kritische Warnung (332168): Die folgenden Taktübertragungen haben Keine Taktunsicherheitszuweisung. Für genauere Ergebnisse wenden Sie Taktunsicherheitszuweisungen oder verwenden Sie die derive_clock_uncertainty Befehl.

    Die oben beschriebene Warnung gilt, um die Zeitunsicherheit zwischen die AFI-Clock-Domain und die Adresse und Befehls-Clock-Domain. Sie kann diese Warnung ignorieren.

    Lösung

    Die Problemumgehung für dieses Problem besteht darin, die angezeigte Warnung zu ignorieren. Alternativ können Sie die Warnung unterdrücken, wie unten beschrieben.

    Öffnen Sie die generierte _if0_p0.sdc-Datei in einem Editor und suchen Sie den Abschnitt "Überkonstraints" in der Datei.

    Fügen Sie die folgenden Zeilen zum Abschnitt "Überkonstraints" der Datei hinzu:

    wenn {} { # Unterdrückung der Taktunsicherheitswarnhinweis für die Haltezeit: set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -hold 0.000 }

    Speichern Sie die Änderungen in der Datei.

     

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Cyclone® V FPGAs und SoC FPGAs
    Arria® V FPGAs und SoC FPGAs

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