Errata – Probleme mit Stratix V und Arria V Timing-Modell in der Quartus II Softwareversion 13.0 SP1

Timing-Modelle für Stratix® V- und Arria® V-Geräte werden in der Quartus® II Softwareversion 13.0 SP1 DP5 aktualisiert, um Probleme in Version 13.0 SP1 zu beheben.

Während der Timing-Modell-Finalisierung der letzten 28-nm-Geräte Altera identifizierte Timing-Modellfehler. Im Rahmen unserer kontinuierlichen Verbesserungsprozesse Altera alle Geräte geprüft und Festgestellt, dass Probleme andere Geräte betreffen. Daher wirken sich die Modelländerungen auf Geräte aus, die in früheren Versionen der Quartus II Software mit dem "Final"-Timing-Status gekennzeichnet waren.

Im Abschnitt Problemumgehung/Beheben unten können Sie den Software-Patch herunterladen, der die Änderungen des Timing-Modells enthält, ein Skript herunterladen, mit dem Sie feststellen können, ob Ihr Design betroffen ist, und Anweisungen zum Erneuten Ausführen der Zeitanalyse mit einer aktualisierten Version der Quartus II Software erhalten.

Stratix V und Arria V GZ Modellproblem: Eingabestift zum fPLL Referenz-Taktweg

Wenn ein Design, das auf eine Stratix V oder Arria V GZ-Komponente ausgerichtet ist, einen Fractional PLL (fPLL) Referenz-Takt hat, der direkt von einem dedizierten Takteingangsstift gespeist wird, liegt eine Fehlkorrektur in der Eingabeverzögerung vor. Dieses Problem wirkt sich nur auf das Designverhalten aus, wenn das Design auf einer spezifizierten Timing-Beziehung zwischen dem Referenztakt-Eingabestift und der fPLL-Ausgabe basiert. Die folgenden Timing-Szenarien sind betroffen:

• Ausgabezeitablauf, wenn ein Zielregister vom Chip gespeist wird (ohne den Takt, der auch vom Chip gesendet wird), wie Z. B. TCO-Messung oder -Korrektur
• Eingabe-/Empfangs-Setup-Timing für synchrone Eingänge oder Quellen, die von der fPLL getaktet werden
• Timing mit Null-Verzögerungspuffern und externen PLL-Kompensationsmodi

Andere Taktszenarien wie die folgenden sind nicht betroffen:

• Synchrone Ausgänge, Transceiver, DDR-Speicher quellen
• Quellen und Ziele, die Taktfrequenzen von der gleichen PLL verwenden

Arria V GX- und GT-Modellproblem: Mux-Pfade für Peripherierouten

In Arria V GX und GT-Geräten gibt es timingbedingte Fehlvermessungen im Zusammenhang mit Peripherie-Routing-Multiplexerpfaden.

Der I/O-Pin-zu-Core-Pfad fehlt bis zu 1 ns Verzögerung, und die D3-Verzögerungskette wird nicht korrekt analysiert. Dieses Problem betrifft nur Allzweckstifte, die den FPGA Kern direkt füttern (ohne I/O-Register). Das Problem betrifft keine I/O-Register, DDR-Speicher, Transceiver oder andere Pfade.

Das Routing zwischen dem Kern und dem Peripherie-Taktpuffer (PCLK) fehlt ~300ps Verzögerung. Dieses Problem betrifft das Routing von Kernen zur horizontalen und vertikalen PCLK-Eingabe sowie die horizontale PCLK-Ausgabe zum Kern. Das Problem betrifft keine I/O-Pins, Transceiver TX/RX- oder DPA-Pfade zum PCLK-Taktpuffer.

Arria V GX und GT TimeQuest Problem: Taktfrequenz-Timing in MLAB

Der TimeQuest Timing Analyzer analysiert fälschlicherweise den Timing-Pfad in Arria V GX- und GT-Geräten, wenn eine gemischte Polarität von Takten in einen MLAB-Speicherblock vorliegt, wie z. B. ein Positive-Edge-Schreib-Adressregister, das einen MLAB-Speicher mit einem Negative-Edge-Schreib-Taktsignal einspeist.  TimeQuest analysiert diese Verbindung als vollständige Zyklusübertragung, wenn es ein Halbzyklus sein sollte.

Bevor Sie die neue Software herunterladen und installieren, können Sie das 13_0_sp1_timing.tcl-Skript herunterladen, um zu sehen, ob das Design betroffen sein könnte, wie unten beschrieben.

Um zu bestätigen, ob ein Design von diesen Timing-Modellproblemen betroffen ist, können Sie das Design in einer patched Version der Quartus II Software wie unten beschrieben erneut einsehen.

Wenn das Skript oder die Timing-Analyse mit einer patched Quartus II Software Timing-Verletzungen anzeigt, müssen Sie das Timing mit der aktualisierten Quartus II Version schließen.  Beachten Sie, dass ECO-Änderungen in einigen Fällen verwendet werden können, um das Timing ohne vollständige Neukompilierung zu schließen.

Verwenden des 13_0_sp1_timing.tcl Timing-Skripts:

Für das Problem mit Stratix V und Arria V GT unterstützt das Skript die Quartus II Softwareversion 12.1 SP1 DP7 und neuer. Das Skript berichtet, ob die Timing-Leistung des Designs durch das Timing-Modellproblem beeinflusst wird.  Das Skript generiert Berichtfenster, damit Sie alle neuen fehlerhaften Timing-Pfade im Kompilierungsbericht des Projekts im Ordner TimeQuest Timing Analyzer anzeigen können.

Für die Probleme mit dem Arria V GT und GZ wird im Skript die Quartus II Softwareversion 13.0 SP1 angezeigt. Wenn das Skript meldet, dass das Design von den Problemen betroffen sein könnte, können Sie das Design mit der patched Quartus II Software erneut einsehen, um zu bestätigen, ob die Timing-Leistung betroffen ist.

Um das Skript zu starten, führen Sie den folgenden Befehl aus der Eingabeaufforderung im Projektverzeichnis für das kompilierte Design aus:
quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]

Gehen Sie in der aktualisierten Softwareversion zurück:

Um die Quartus II Softwareversion 13.0 SP1 DP5 zu erhalten, die das Zeitablaufsmodell enthält, lesen Sie die folgende Lösung: Wie behebung ich bekannte Softwareprobleme für Stratix V, Arria V und Cyclone V Geräte in der Quartus II Softwareversion 13.0 SP1?

Führen Sie die folgenden Schritte durch, um das Design mit der patched Version erneut zu erhalten:

1. Sichern Sie die Design-Datenbank.
2. Öffnen Sie das Design in der aktuellen Quartus II Software-Version und exportieren Sie die Datenbank. Klicken Sie im Menü "Projekt" auf Datenbank exportieren. Wenn Sie dazu aufgefordert werden, exportieren Sie die Datenbank in das vorgeschlagene export_db verzeichnis.
3. Starten Sie die Quartus II Software-Version mit dem aktualisierten Timing-Modell.
4. Öffnen Sie das Projekt in der neuen Version der Quartus II Software. Wenn Sie aufgefordert werden, die ältere Datenbankversion zu überschreiben, klicken Sie auf Ja und importieren Sie die Datenbank aus dem export_db Verzeichnis.
5. Führen Sie den TimeQuest Timing Analyzer auf dem Design aus.
6. Sehen Sie sich die Zeitlichen Ergebnisse an. Wenn es neue Fehler bei der Timing-Analyse gibt, müssen Sie das Timing mit dem neuen Timing-Modell schließen.