Kritisches Problem
Beschreibung
Für Designs, die in einer Version des Hochleistungscontrollers erstellt wurden (HPC) vor Version 11.0 kann eine Speicher-Timing-Verletzung auftreten während der Leseaktivierung Precharge. Ihr Design kann nicht simuliert werden.
Lösung
Für Designs, die auf die Spezifikation 1066 abzielen und mit 533 MHz Geschwindigkeit, einen Steuer-Taktzyklus der Timing-Parameter tRP und tRCD erhöhen, so dass das tRC für Controller ist größer als der tRC für das Speichermodell.
Für Designs, die auf die Spezifikation 1066 abzielen und mit 400 MHz Geschwindigkeit, einen Steuer-Taktzyklus des Timing-Parameters tRP erhöhen, damit das tRC für den Controller größer als das tRC für die Speichermodell.