Artikel-ID: 000078826 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 24.05.2013

Wie soll ich die Anschlussanschlüsse vonclk und adjpllin im PLL-Intel® FPGA IP verbinden, wenn ich den dedizierten Kaskadenpfad verwende?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Es gibt zwei Referenz-Takteingaben (Clk und adjpllin), wenn die PLL-Intel® FPGA IP mit aktivierter Cascade Cascade Cascade PLL-Option konfiguriert ist.

     

    Lösung

    Sie müssen das upstream "Cascade out"-Signal mit dem Adjpllin-Eingangsport verbinden, und Sie können die entschließende Eingabe nicht verbinden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA

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