Warum läuft mein Stratix II GX Transceiver-Kanal mit einer falschen Datenrate, wenn er im SONET OC12 Protokollmodus konfiguriert ist?

Wenn Sie einen Stratix® II GX Transceiver-Kanal im SONET OC12-Protokoll mit einer 155,52-MHz-Takteingabe von einem dedizierten Entclk-Pin konfigurieren, instanziiert die Quartus® II Software nicht den erforderlichen Unschärfeverteiler, um den Kanal mit der SONET OC12-Datenrate (622 Mbit/s) auszuführen. Da der Entteiler nicht instanziiert wird, laufen die SONET OC12 Kanäle mit doppelter Datenrate (1244 Mbit/s).

Dieses Problem besteht nur in den Quartus II Softwareversionen 7.0, 7.1 und 7.1 SP1 und ist ab Version 7.2 der Quartus II Software behoben.

In den Quartus II Softwareversionen 7.0, 7.1 und 7.1 SP1 gibt es je nach Design zwei Methoden, um dieses Problem zu umgehen. Problemumgehung 1 gilt für Designs, die die Dynamische Kanal- und TXPLL-Neukonfigurationsfunktion verwenden (aktiviert durch die Option Kanal aktivieren und TX PLL-Neukonfiguration im Alt2GXB MegaWistellige® Plug-in). Problemumgehung 2 ist für Designs, die dynamische Kanalrekonfiguration verwenden (aktiviert durch die Option Alternative Referenztakt auf der Reconfig-Seite des Alt2GXB MegaWiwird-Plug-ins aktiviert) oder keine dynamische Neukonfiguration verwenden.

Problemumgehung 1 – Für Designs, die die Dynamische Channel- und TXPLL-Neukonfigurationsfunktion in den Quartus II Softwareversionen 7.0, 7.1 und 7.1 SP1 verwenden.

Ändern Sie in der MegaWistellig generierten Wrapper-Datei für die SONET OC12 Protokoll alt2gxb-Instanz den enable_pll_inclk<x>_divider Parameter (wobei x 0,1,2,3 oder 4 ist) für truedie entsprechende Takteingabe, die mit dem Bandstift verbunden ist, der die 155,52-MHz-Taktfrequenz liefert. Wenn beispielsweise der Takteingang 1 in der SONET-OC12-ALT2GXB-MegaWi-Instanz mit dem Entclk-Pin verbunden ist und einen 155,52-MHz-Takt liefert, eingestellt enable_pll_inclk1_divider auf true. Mit dieser Änderung kann die Quartus II Software einen Anti-Clk-Vorteiler für die clock1-Eingabe erstellen, wenn Sie die modifizierte alt2gxb-Instanz kompilieren.

Ändern Sie den enable_pll_inclk<x>_divider Parameter true für alle Instanzen, die eine Verbindung zur gleichen 155,52-MHz-Takteingabe herstellen, in die von alt2gxb MegaWifiles generierte Wrapper-Dateien. Wenn beispielsweise der Clock2-Eingabe-Port einer anderen alt2gxb-Instanz mit dem Entclk-Pin verbunden ist, der die 155,52 MHz bereitstellt, ändern Sie die enable_pll_inclk2_divider in true den entsprechenden Wrapper-Dateien.

Nachdem Sie die oben genannten Änderungen vorgenommen haben, regenerieren Sie die Speicherinitialisierungsdatei (. mif) für alle modifizierten Instanzen.

Um das Design zu simulieren, generieren Sie die Transceiver-Modellsimulationsdatei (.vo für Verilog HDL, .vho für VHDL) mit dem Quartus II EDA Netlist Writer, anstatt das alt2gxb MegaWiulatord-Plug-in zu verwenden. Sie müssen den EDA Netlist Writer verwenden, da das funktionelle Simulationsmodell, das vom alt2gxb MegaWistellige Plug-in generiert wird, den enable_pll_inclk_divider Parameter nicht enthält. Der EDA Netlist Writer erstellt denclk-Pre-Divider in der Simulationsmodelldatei (.vo oder .vho). Gehen Sie wie folgt vor, um die Simulationsmodelldatei zu generieren:

1. Wählen Sie im Menü Zuweisungen Einstellungen.
2. Wählen Sie unter EDA-Tooleinstellungen Simulation.
3. Wählen Sie den Toolnamen für Ihr Simulationstool eines Drittanbieters aus.
4. Wählen Sie in der Liste Format für die Ausgabe-Netliste VHDL oder Verilog basierend auf Ihren Anforderungen aus.
5. Geben Sie im Feld Ausgabeverzeichnis das Verzeichnis für die .vo- oder .vho-Datei an.
6. Klicken Sie auf Weitere Einstellungen und legen Sie die Netzliste für funktionelle Simulation nur auf Ein fest.
7. Kompilieren Sie das oberste Modul Ihres Designs, das die alt2gxb und die alt2gxb_reconfig-Instanzen enthält.
8. Hinweis: Sie müssen die und reconfig_togxb die reconfig_fromgxb Ports zwischen der alt2gxb und den alt2gxb_reconfig Instanzen verbinden. Andernfalls entfernt die Quartus II Software diese Ports, und die generierte .vo oder .vho Simulationsmodelldatei funktioniert nicht wie erwartet.

Problemumgehung 2 – Für Designs, die dynamische Kanal-Neukonfiguration verwenden oder keine dynamische Neukonfiguration verwenden, in den Quartus II Softwareversionen 7.0, 7.1 und 7.1 SP1.

Fügen Sie dem Design den folgenden Verilog-Code hinzu, um den Unschärfe-Vorteiler hinzuzufügen. Verbinden Sie den Eingangsport der vorteiligen Instanz des Bandes mit dem Stiftstift, der eine Takteingabe von 155,52 MHz bietet. Verbinden Sie den Ausgabe-Port mit allen alt2gxb-Instanzen, die diese 155,52-MHz-Takteingabe verwenden.

//refclk divider Verilog code for Workaround 2

module my_refclk_div(in, out);
input in;
output out;
    stratixiigx_hssi_refclk_divider my_refclk_divider (
       .inclk(in),
       .clkout(out));
    defparam my_refclk_divider.enable_divider = "true";
    defparam my_refclk_divider.divider_number = 0;
    defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
endmodule

Wenn Ihr Design eine andere Transceiver-Channel-Instanz hat, die die 155,52-MHz-Taktfrequenz von der gleichen Entfclk-Pin-Pin wie die SONET OC12 alt2gxb-Instanz verwendet, ändern Sie die Einstellung "Was ist die Eingangs-Taktfrequenz?" auf 77,76 MHz auf der Allgemeinen Seite des alt2gxb MegaWifürd-Plug-ins.

Dieser Schritt ist erforderlich, da jeder Kanal, der den gleichen 155,52-MHz-Takteingang verwendet, nur eine Referenztaktfrequenz der 77,76-MHz-Eingabe empfängt, wenn der Vorteiler Für den Taktweg hinzugefügt wird. Wenn Sie beispielsweise einen Kanal im BASIC-Modus so konfiguriert haben, dass er mit 2488 Mbit/s mit der gleichen 155,52-MHz-Takteingabe ausgeführt wird, setzen Sie die Eingangsfrequenz auf 77,76 MHz.

Wenn die Kanal-Neukonfigurationsfunktion aktiviert ist, erstellen Sie die Speicherinitialisierungsdatei (. mif) für alle modifizierten Instanzen.

Sie können die vom Alt2GXB MegaWistelligen Plug-in generierten Simulationsmodelldateien (.vo oder .vho) verwenden, um das Design zu simulieren.