Artikel-ID: 000078772 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.09.2011

Einige Cyclone-III-RapidIO-Designs erfüllen die Zeitanforderungen nicht im TimeQuest Timing Analyzer

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

RapidIO x1-Abweichungen mit einer Datenrate von 3,125 Gbaud für dieses Ziel eine Kompilierung Cyclone III Geräts mit einer kritischen Warnung von TimeQuest Timing-Analyzer weist darauf hin, dass die Timing-Voraussetzungen nicht erfüllt sind und im ungünstigsten Fall ist "Hold" (Slack) negativ.

Da diese Abweichungen die zeitlichen Anforderungen nicht erfüllen, verwenden die Standard-Orts- und Routeneinstellungen, ein Design, das eines enthält dieser Abweichungen nicht korrekt funktionieren.

Lösung

Schalten Sie die Einstellung Perform Clocking Topology ein. Analyse während des Routings , bevor Sie Ihr RapidIO-Design kompilieren.

Dieses Problem wurde in Version 10.1 der RapidIO MegaCore behoben Funktion.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Cyclone® FPGAs
Cyclone® III FPGAs

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