Im DDR-Zeitablaufbericht für Ihr UniPHY-Speichercontroller-Design können Sie große Timing-Verletzungen bemerken, wenn Sie die derive_pll_clocks-Anweisung in der SDC-Datei für Ihr Design verwenden. Wenn die SDC-Datei mit der derive_pll_clocks-Einschränkung aufgerufen wird, bevor die UniPHY-SDC-Datei in der Quartus® II Software aufgerufen wird, erstellt TimeQuest Taktfrequenzen für die UniPHY PLL-Ausgabe-Takte. Diese erstellten Taktfrequenzen haben unterschiedliche Namen als die von der UniPHY SDC-Datei erstellten Takten, daher kann TimeQuest die UniPHY-basierte IP aufgrund der widersprüchlichen Taktnamen nicht richtig analysieren.
Die Problemumgehung besteht darin, sicherzustellen, dass die UniPHY-QIP-Datei vor der Design-SDC-Datei für das Projekt aufgeführt ist. Öffnen Sie in Quartus die "Project > Dateien in Project hinzufügen/entfernen..." wählen Sie die UniPHY-QIP-Datei aus und klicken Sie auf die Schaltfläche "Up", bis die QIP-Datei oben in der Liste steht, oder Sie können auch die Änderungen in der QSF-Datei vornehmen, um zuerst die UniPHY IP QIP-Datei aufzurufen.
Eine alternative Problemumgehung besteht darin, die derive_pll_clocks Direktiven in Ihren SDC-Dateien zu entfernen.
Beachten Sie, dass es nicht empfohlen wird, die derive_pll_clocks Direktive aus Altera® IP-Kernen zu entfernen.