Artikel-ID: 000078731 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.09.2018

Warum erhalte ich falsche Daten von meinen Lese-TLP-Anfragen an meine Intel® Avalon®-Memory Mapped 128 Bit Hard IP for PCI* Express?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Stratix® V Hard IP für PCI Express* Intel® FPGA IP
  • Avalon-MM Arria® V Hard IP für PCI Express* Intel® FPGA IP
  • Avalon-MM Arria® V GZ Hard IP für PCI Express* Intel® FPGA IP
  • Avalon-MM Cyclone® V Hard IP für PCI Express* Intel® FPGA IP
  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit den Intel® Quartus® II und Prime Software-Versionen 15.0, 16.0, 16.1, 17.0 und 17.1 sehen Sie möglicherweise falsche Lesedaten, wenn der PCI* Express-Link stark genutzt wird und es viele Vervollständigungen außerhalb der Bestellung gibt.  Dieses Problem tritt nur bei PCI* Express Hard IP Avalon®-Memory Mapped 128-Bit-Varianten auf.

    In diesem Fall können Teile von Daten aus eingehenden Lesesignalen in der Mitte der Daten eines vorherigen Leseeingangs angezeigt werden.

    Lösung

    Dieses Problem wird dadurch verursacht, dass der Speicher, in dem der Fertigstellungspuffer zu klein ist, gehalten wird.

    Gehen Sie wie folgt vor, um dieses Problem zu beheben:

    1. Suchen Sie in den generierten Dateiverzeichnissen nach der Datei altpciexpav128_rx.v.
    2. Suchen Sie die Zeile localparam CB_RX_CPL_BUFFER_DEPTH =256;
    3. Ändern Sie die Zeile in localparam CB_RX_CPL_BUFFER_DEPTH =512;
    4. Suchen Sie nach den Zeilen "wire[7:0] cplram_wraddr;" und "wire [7:0] cplram_rdaddr;"
    5. Ändern Sie die Drahtbreite von 8-Bit auf 9-Bit:
      1. Kabel [8:0] cplram_wraddr;
      2. Draht [8:0] cplram_rdaddr;"

    Version gefunden: 15.0 und 16.0 bis 17.1.1
    Version behoben: 15.1 und 18.0
    Dieses Problem wurde ab Softwareversion 18.0 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

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